Прымяненне дыферэнцыяльных асцылятараў у высакахуткасных FPGA-

Прымяненне дыферэнцыяльных асцылятараў у высакахуткасных FPGA-

Дыферэнцыяльныя асцылятары маюць вельмі важнае прымяненне ў выса-сканструкцыях FPGA, асабліва ў сістэмах з высокімі патрабаваннямі да дакладнасці тактавага сігналу, магчымасці барацьбы з-перашкодамі і цэласнасці сігналу, такіх як:

Высока{0}}хуткасны паслядоўны інтэрфейс (PCIe, SFP+/QSFP, 10G Ethernet, DDR4/DDR5)

Шмат{0}}канальныя сістэмы збору даных

Высока{0}}сістэмы сувязі (SerDes)

Сістэмы прэцызійнай сінхранізацыі (метка часу, кіраванне АЦП/ЦАП)

Што такое дыферэнцыяльны асцылятар?

Дыферэнцыяльны асцылятар - гэта актыўны крышталічны асцылятар, які выдае дыферэнцыяльныя сігналы (напрыклад, LVDS, LVPECL, HCSL), вырабляючы два тактавыя сігналы (CLK+ і CLK−), інвертаваныя адзін да аднаго. Ён адрозніваецца ад традыцыйных асцылятараў з аднаканальным-канцом (напрыклад, асцылятараў выхаду CMOS-).

Перавагі дыферэнцыяльных сігналаў:

Прымяненне дыферэнцыяльных асцылятараў у высакахуткасных FPGA-

Служыць эталонным гадзіннікам для высока-хуткасных інтэрфейсаў

Высока{0}}інтэрфейсы, такія як PCIe, 10G/25G Ethernet і SATA, павінны выкарыстоўваць дыферэнцыяльныя апорныя тактавыя частоты;

Звычайна выкарыстоўваюцца дыферэнцыяльныя асцылятары 100 МГц або 156,25 МГц (напрыклад, выхад HCSL/LVDS);

Высока{0}}модулі прыёмаперадатчыкаў высокай хуткасці (прыёмаперадатчыкі), такія як GTX/GTH/GTP у FPGA, патрабуюць гэтых дыферэнцыяльных апорных гадзіннікаў.

✅ Тыповае злучэнне:

Дыферэнцыяльны асцылятар → FPGA GTREFCLK0/1 (вышак-штыфты тактавага сігналу высокахуткаснага прыёмаперадатчыка)

Асноўныя гадзіны Крыніца Clock Tree

У шмат{0}}канальных высокахуткасных-сістэмах дыферэнцыяльны асцылятар кіруе мікрасхемай размеркавання тактавага сігналу (напрыклад, SI5341/AD9528), які затым выдае некалькі сінхранізаваных тактавых сігналаў;

Падыходзіць для выраўноўвання тактавага сігналу ў мульты-ADC, DAC і FPGA.

✅ Дыяграма структуры:

Дыферэнцыяльны асцылятар → Мікрасхема кіравання тактавым сігналам (напрыклад, PLL / буфер разветвления)

↓

Некалькі сінхранізаваных гадзіннікаў → FPGA/ADC/DAC

Кіраванне FPGA ўнутранай PLL/MMCM

Дыферэнцыяльныя асцылятары могуць забяспечваць высока{0}}якасны тактавы сігнал (напрыклад, паступаючы ў FPGA праз інтэрфейс IBUFDS), а ўнутраны PLL/MMCM затым выводзіць тактавы сігнал для кожнага сістэмнага модуля; гэта паляпшае якасць тактавай частоты і памяншае агульнае дрыгаценне тактавай частоты сістэмы.

Агульныя тыпы дыферэнцыяльнага вываду і сумяшчальнасць з FPGA

✔ Рэкамендуецца выкарыстоўваць адпаведны дыферэнцыяльны тып выхаду, як рэкамендавана вытворцам FPGA.

Рэкамендацыі па выбары дыферэнцыяльнага асцылятара

Расстаўце прыярытэт-рэкамендаваных частат пратаколу:

PCIe: 100 МГц;

SFP+/10G Ethernet: 156,25 МГц;

25G/40G Ethernet: 312,5 МГц;

JESD204B/C: 250 МГц, 312,5 МГц, 625 МГц і г.д.

Звярніцеся да рэкамендаванага тактавага дыяпазону ў афіцыйнай дакументацыі FPGA;

Нізкі дрыгаценне мае вырашальнае значэнне:

Сярэднеквадратычнае дрыгаценне < 0,5 пс (патрабуецца для высока-хуткасных інтэрфейсаў);

Асабліва важна для PCIe, JESD204C і 10G/25G Ethernet.

✅ Агульныя частоты дыферэнцыяльных асцылятараў у высока-хуткасных ПЛІС

✔ Для канкрэтных мадэляў рэкамендуецца звязацца з аддзелам продажаў або тэхнічнымі інжынерамі Hangjing, каб атрымаць адпаведныя рэкамендацыі па тыпу дыферэнцыяльнага выхаду.

Рэзюмэ

Дыферэнцыяльныя асцылятары з'яўляюцца амаль стандартным кампанентам у сучасных высокахуткасных сістэмах FPGA і з'яўляюцца ключавымі прыладамі, якія забяспечваюць высокую{1}}хуткасную сувязь і сінхранізацыю сістэмы.

Калі ў вас ёсць пэўная мадэль FPGA (напрыклад, Xilinx Zynq Ultrascale+, Intel Stratix 10), мадэль дыферэнцыяльнага асцылятара або патрабаванні да інтэрфейсу сувязі (напрыклад, PCIe Gen3/SFP+), Suzhou Hangjing можа дапамагчы вам парэкамендаваць найбольш прыдатную схему канфігурацыі тактавага сігналу і схематычны дызайн злучэння.